彭练矛-张志勇课题组于《科学》上发表狄拉克源晶体管结果

        集成电路的发展已经由追求性能和集成度提升为主转变成以降低功耗为主，降低功耗的最有效方法是降低工作电压。CMOS集成电路（14/10纳米技术节点）工作电压已经降低到了0.7V，而 MOS晶体管中亚阈值摆幅的热激发限制（60 毫伏/量级）限制了集成电路的工作电压无法缩减到0.64V以下。要进一步推动CMOS技术发展，必须物理限制，实现亚阈值摆幅小于60毫伏/量级的新型晶体管。现有能实现亚阈值摆幅小于60毫伏/量级的晶体管主要隧穿晶体管（Tunneling FET）和负电容晶体管（Negative Capacitance FET）速度低或者稳定性差、不宜集成等重要缺陷，缺乏实用价值。用于未来集成电路的超低功耗晶体管，不仅需要实现室温下亚阈值摆幅小于60毫伏/量级，同时保证开态电流足够大，而且还需要性能稳定、制备简单。

        北京大学纳米器件物理与化学教育部重点实验室张志勇-彭练矛课题组重新审视了MOS晶体管亚阈值摆幅的物理极限，提出了一种新的超低功耗晶体管：狄拉克源晶体管（Dirac source-FET, DS FET），并采用具有特定掺杂的石墨烯作为源端，作为一个“冷”的电子源，用半导体碳纳米管作为有源沟道，并采用高效率的顶栅结构，构建了新型的狄拉克源晶体管，在实验上实现室温下40毫伏/量级左右的亚阈值摆幅。变温测量结果显示DS-FET的亚阈值摆幅与温度呈现明显的线性关系，表明晶体管的载流子输运是传统的热发射，而不是隧穿机制。DS-FET具有优秀的可缩减型，当器件沟道长度缩减到15纳米时，仍然稳定的实现了亚60毫伏/量级的亚阈值摆幅。

图1  传统MOS晶体管与狄拉克源晶体管的关断原理比较

 图2  采用双栅控制实现的狄拉克源晶体管结构和性能表征，其中，半导体碳纳米管作为器件的有源沟道，源端采用一个控制栅来调节石墨烯的费米能级

图3 采用单栅极的集成狄拉克源晶体管，其中，沟道采用p型掺杂的半导体型碳管，源端采用n型掺杂的石墨烯

        最为重要的是，狄拉克源晶体管具有可与MOSFET相比拟的驱动电流，远远高于隧穿晶体管，而且其SS小于60毫伏/量级所跨的电流范围更大，作为亚60毫伏器件的关态和开态特性综合指标的关键参数I60（SS=60毫伏/量级时的电流）达到了10微安/微米，是已发表的最好隧穿晶体管的2000倍，完全达到了国际半导体路线图（ITRS）对亚60毫伏器件实用化的标准。典型狄拉克源晶体管在0.5V工作电压下开态电流和关态电流都达到了Intel公司14纳米技术节点CMOS器件在0.7V工作电压下的标准，这表明狄拉克源晶体管能够满足未来超低功耗（Vdd<0.5V）集成电路对晶体管的需要。而且，这种狄拉克源的器件结构不依赖于半导体材料，有望用于传统CMOS晶体管以及二维材料的场效应晶体管中，是一种普适的器件结构。

图4 狄拉克源晶体管与MOS晶体管、隧穿晶体管以及负电容晶体管的主要性能比较

        该工作以“作为高能效和高性能电子开关的狄拉克源场效应晶体管”（Dirac-source field-effect transistors as energy-efficient, high-performance electronic switches）为题，于2018年6月15日在线预发表 (First Release) 在美国科学促进会的旗舰期刊《科学》（Science）上，链接：http://science.sciencemag.org/content/early/2018/06/13/science.aap9195， DOI: 10.1126/science.aap9195。北京大学信息科学技术学院博士后邱晨光是第一作者，张志勇教授和彭练矛教授为共同通讯作者。香港大学的刘飞博士和加拿大麦吉尔大学的郭鸿教授提供了理论仿真支持，北京大学化学分子学院的彭海琳教授课题组提供了部分石墨烯材料。狄拉克源晶体管的发明突破了晶体管的室温亚阈值摆幅在热发射理论极限为60毫伏/量级的传统器件物理概念，而且提供了一种能够实现室温下亚60毫伏/量级的亚阈值摆幅，又能保持普通晶体管的高性能的器件结构，有望将集成电路的工作电压降低到0.5V及以下，为3纳米以后技术节点的集成电路技术提供解决方案。

        该项研究得到国家自然科学基金委员会创新群体项目、国家重点研发计划项目资助，同时也得到北京市科学技术委员会等单位的资助。